Proposition de système de protection contre le latchup

1.Vue d'ensemble du système.

Je propose le schéma suivant :

Le courant de la ligne -2V est mesuré grâce à une résistance de shunt de 1 . La chute de tension dans ce shunt est comparée à une tension de référence. La résistance R₃ permet de bénéficier d'un effet d'hystéresis. Lorsque le courant de la ligne +2V devient supérieur à 200mA (Imax) la sortie du comparateur passe à l'état bas (-2V), ensuite cette sortie passe à l'état haut (+2V) lorsque le courant devient inférieur à 10mA (Imin).

En prenant comme hypothèse et , on a :

En prenant ,,, et , on obtient bien :

et .

La coupure de courant ne se fait pas sur l'alimentation 0V de façon à ce que la tension de polarisation du détecteur soit toujours présente.

En cas de latchup, un FPGA sera chargé d'effectuer les opérations suivantes :

• Mettre à l'état actif le signal de détection de latchup vers le Slow Control.
• Mettre à l'état actif le signal de mise à zéro des données pour la DAQ. Cette mise à zéro se fait au niveau de l'ADC board.
• Court-circuiter les lignes Tokenin/Tokenout et TDI/TDO de l'hybride en question de façon à l'éliminer des différentes daisy chain.
• Couper les lignes d'alimentation -2V et +2V vers cet hybride par l'intermédiaire d'interrupteurs commandés.

Au bout d'un temps défini (typiquement entre 10 et 100 ms), le FPGA devra refermer les interrupteurs sur les lignes -2V et +2V, puis devra attendre la reprogrammation des registres des chips de l'hybride avant de remettre en état les lignes Tokenin/Tokenout et TDI/TDO, réauthoriser le flot de données vers la DAQ pour cet hybride et remettre à l'état normal la ligne de détection de latchup pour le Slow Control.

2. Signal de détection de latchup.

Ce signal permet de prévenir le Slow Control qu'un latchup a eu lieu, ou tout au moins qu'une augmentation anormale de consommation est survenue sur un hybride. Au niveau du front end, nous avons un signal de détection de latchup par Connection Board. Tous ces signaux sont sommés sur les Readout Control Boards à l'aide d'un OU logique, de façon à avoir un seul signal de détection de latchup par demi clamshell vers le Slow Control.

Lorsque le Slow Control reçoit un signal de détection de latchup il doit effectuer les opérations suivantes :

• Tout d'abord attendre, le temps que le FPGA de la Connection Board referme les interrupteurs de la ligne d'alimentation qui a été coupée.
• Ensuite, le SC doit pouvoir déterminer quel est l'hybride qui doit être reprogrammé. En fait, pour simplifier la procédure on peut reprogrammer le ladder complet de l'hybride concerné. Pour déterminer quel est ce ladder, le SC scrute par JTAG l'ensemble des Connection Boards pour savoir quelle est celle dont le signal de détection de latchup est à l'état actif.
• Une fois que le SC sait quel ladder doit être reprogrammé, celui-ci est réinitialisé par l'intermédiaire du bus JTAG.
• Puis le SC attends quelques instants, le temps que le FPGA de la Connection Board réagisse et remette à l'état inactif la ligne de signal de détection de latchup.
• Si au bout d'un certain temps (à définir) cette ligne est toujours à l'état actif c'est qu'un latchup s'est produit sur un autre hybride, il faut alors relancer les opérations précédantes.

3. Signal de mise à zéro des données.

Ce signal permet de mettre à zéro les donnés au niveau de l'ADC Board en cas de latchup, de façon à éviter d'envoyer des données erronées vers la DAQ. Il est généré en même temps que le signal de détection de latchup et la coupure des alimentations (c'est à dire le plus rapidement possible).

Ce signal est remis à l'état inactif une fois que le ladder a été reprogrammé par le SC, et que les lignes TDI/TDO et Tokenin/Tokenout ont été remises en place. Ce qui veut dire que le FPGA de la Connection Board doit être cappable de voir que la réinitialisation a été faite par l'intermédiaire du bus JTAG.

4. Choix des interrupteurs commandés.

Ici nous avons le choix entre des transitors ou des relais statiques. Ces derniers possèdent l'avantage non négligeable d'avoir une résistance quasi-nulle à l'état fermé, mais ils sont coûteux, encombrants et lents. C'est pourquoi il paraît plus avantageux d'utiliser des transistors.

Les transistors NDH8304P et NDH8303N de Fairchild Semiconductors ont des résistances à l'état fermé inférieures à 0.1, peuvent supporter une tension de 20 V et un courant continu de 3 A, ils sont également avantageux du point de vue de l'encombrement.

5. FPGA.

Pour pouvoir gérer ce système, nous avons besoin des entrée/sorties suivantes :

• 16 entrées Détection Latchup provenants des comparateurs.
• 32 sorties de commande des interrupteurs.
• 32 entrées et 32 sorties pour le by-pass des TDI/TDO et Tokenin/Tokenout.
• 1 sortie Signal de Détection de Latchup.
• 1 sortie Signal de Mise à Zéro des Données.
• 5 entrées/sorties JTAG.

Cela est-il réalisable ?

6. Test du système.

Il serait très intéressant de tester ce système en ce raprochant le plus possible de la réalité de façon à déterminer quels sont les temps de réaction. Le paramètre vraiment critique qu'il serait important de déterminer est la durée entre le moment où le latchup se produit et le moment où les alimentations sont coupées. En effet, si cette durée est trop importante, des dommages irréversibles peuvent se produire sur le chip.

Il faut donc concevoir une carte qui permette de tester les performences et l'effficacité de ce sytème de protection contre le latchup. L'idéal serait une carte qui permette à la fois de tester le système et d'être inserée dans une manip en tant que système de protection. Elle doit donc avoir les caracteristiques suivantes :

Entrées :

• Alimentation +2V.
• Alimentation 0V.
• Alimentation -2V.
• Test +2V (provoque un court circuit entre +2V et -2V).
• Test 0V (provoque un court circuit entre 0V et -2V).
• Reset (mets à zero le signal de détection de latchup).

Sorties :

• Alimentation +2V
  • Alimentation 0V.
  • Alimentation -2V.
• Signal de détection de latchup.
• Mesure de courant dans la ligne +2V.
• Mesure de courant dans la ligne 0V.
• Mesure de courant dans la ligne -2V.
• Signal de coupure des alimentations.

Pour cette carte nous n'utiliserons pas de FPGA mais un circuit monosable (one shot) pour générer le signal de coupure des alimentations. Ce qui nous donne le schéma suivant :

Il serait intéressant de se laisser la possibilité d'ajuster certains paramètres, nottament la durée de l'impulsion du one shot (qui typiquement pourra être fixé entre 10 et 100ms), ainsi que le seuil de déclenchement du comparateur (qui est ici fixé à 200mV).